十二、芯片
35. 技術(shù)：流程
硅片切好之后，就要在晶圓上把成千上萬的電路裝起來的，干這活的就叫“晶圓廠”。
在開始前，我們要先認(rèn)識 IC 芯片是什么。IC 全名積體電路（Integrated Circuit），由它的命名可知它是將設(shè)計好的電路，以堆疊的方式組合起來。藉由這個方法，我們可以減少連接電路時所需耗費(fèi)的面積。下圖為 IC 電路的 3D 圖，從圖中可以看出它的結(jié)構(gòu)就像房子的樑和柱，一層一層堆疊，這也就是為何會將 IC 制造比擬成蓋房子
從上圖中 IC 芯片的 3D 剖面圖來看，底部深藍(lán)色的部分就是上一篇介紹的晶圓，從這張圖可以更明確的知道，晶圓基板在芯片中扮演的角色是何等重要。至于紅色以及土黃色的部分，則是于 IC 制作時要完成的地方。
首先，在這里可以將紅色的部分比擬成高樓中的一樓大廳。一樓大廳，是一棟房子的門戶，出入都由這里，在掌握交通下通常會有較多的機(jī)能性。因此，和其他樓層相比，在興建時會比較復(fù)雜，需要較多的步驟。在 IC 電路中，這個大廳就是邏輯閘層，它是整顆 IC 中最重要的部分，藉由將多種邏輯閘組合在一起，完成功能齊全的 IC 芯片。
黃色的部分，則像是一般的樓層。和一樓相比，不會有太復(fù)雜的構(gòu)造，而且每層樓在興建時也不會有太多變化。這一層的目的，是將紅色部分的邏輯閘相連在一起。之所以需要這么多層，是因為有太多線路要連結(jié)在一起，在單層無法容納所有的線路下，就要多疊幾層來達(dá)成這個目標(biāo)了。在這之中，不同層的線路會上下相連以滿足接線的需求。
知道 IC 的構(gòu)造后，接下來要介紹該如何制作。試想一下，如果要以油漆噴罐做精細(xì)作圖時，我們需先割出圖形的遮蓋板，蓋在紙上。接著再將油漆均勻地噴在紙上，待油漆乾后，再將遮板拿開。不斷的重復(fù)這個步驟后，便可完成整齊且復(fù)雜的圖形。制造 IC 就是以類似的方式，藉由遮蓋的方式一層一層的堆疊起來，詳細(xì)工藝下面詳細(xì)介紹
最后便會在一整片晶圓上完成很多 IC 芯片，接下來只要將完成的方形 IC 芯片剪下，便可送到封測廠做封裝測試，至于封測廠是什么東西？
集成電路制造工藝繁多復(fù)雜，晶圓廠廠內(nèi)大致上可分為四大區(qū)：真空區(qū)、黃光區(qū)、蝕刻區(qū)、擴(kuò)散區(qū)
真空區(qū)：乃沉積暨離子植入，也就是在晶圓上覆蓋一層薄膜，所以也稱為薄膜區(qū)。薄膜沉積工藝系在晶圓上沉積一層待處理的薄膜，薄膜工藝常用于在晶圓表面制備各類半導(dǎo)體、絕緣體、金屬的薄膜材料，包含CVD、PVD（蒸發(fā)和濺射）、電鍍、外延等；沉積工藝包括化學(xué)沉積和物理沉積，形成多層的光刻和刻蝕立體結(jié)構(gòu)，構(gòu)成絕緣層或金屬導(dǎo)電層
黃光區(qū)：主要是使電路圖顯影，勻膠工藝系把光刻膠涂抹在薄膜上，光刻和顯影工藝系把光罩上的圖形轉(zhuǎn)移到光刻膠，集成電路的最小線寬取決于光刻設(shè)備的分辨率，它定義了半導(dǎo)體器件尺寸，光刻的工藝水平直接決定芯片的制程水平和性能水平
蝕刻區(qū)：使用化學(xué)劑來蝕刻出所需要的電路，刻蝕工藝系把光刻膠上圖形轉(zhuǎn)移到薄膜，去除光刻膠后，即完成圖形從光罩到晶圓的轉(zhuǎn)移，將沒有受光阻保護(hù)的硅晶圓，以離子束蝕刻，刻蝕工藝的提高在于不斷縮小PN間的閘極
擴(kuò)散區(qū)：又稱為爐管區(qū)均為高溫加工的處理，摻雜工藝是形成N型和P型摻雜結(jié)構(gòu)的過程，包含擴(kuò)散和離子注入兩類；離子注入工藝對硅基材料進(jìn)行摻雜，形成PN區(qū)，構(gòu)成晶體管
上述四大工藝循環(huán)，分層施工，逐層架構(gòu)，最終完成芯片制作
半導(dǎo)體產(chǎn)業(yè)技術(shù)進(jìn)步主要有兩大方向：一是硅片直徑越大→硅片面積越大→單個晶圓上芯片數(shù)量越多→效率越高→成本越低，詳細(xì)請參考上篇文章半導(dǎo)體全面分析（三）：制造三大工藝，硅片五大巨頭！，二是制程越小→晶體管越小→相同面積上的元件數(shù)越多→性能越高→產(chǎn)品越好，那么制程是什么呢，下面詳細(xì)介紹
晶體管結(jié)構(gòu)中，電流從 Source(源極)流入 Drain(漏級)，Gate(柵極)相當(dāng)于閘門，主要負(fù)責(zé)控制兩端源極和漏級的通斷。柵極的寬度決定了電流通過時的損耗，表現(xiàn)出來就是手機(jī)常見的發(fā)熱和功耗，寬度越窄，功耗越低。而柵極的最小寬度(柵長)，就是芯片工藝中提到的制程
以 14 納米為例，其制程是指在芯片中，線最小可以做到 14 納米的尺寸，縮小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達(dá)到這個目的？上圖中的 L 就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從 Drain 端到 Source 端
電腦是以 0 和 1 作運(yùn)算，要如何以電晶體滿足這個目的呢？做法就是判斷電晶體是否有電流流通。當(dāng)在 Gate 端做電壓供給，電流就會從 Drain 端到 Source 端，如果沒有供給電壓，電流就不會流動，這樣就可以表示 1 和 0
1965年4月19日，摩爾定律是由英特爾公司的創(chuàng)始人之一戈登·摩爾提出，《電子學(xué)》雜志（ElectronicsMagazine）發(fā)表了摩爾（時任仙童半導(dǎo)體公司工程師）撰寫的文章 “讓集成電路填滿更多的組件”，文中預(yù)言半導(dǎo)體芯片上集成的晶體管和電阻數(shù)量將每年增加一倍
1975年，摩爾根據(jù)當(dāng)時的實際情況對摩爾定律進(jìn)行了修正，把 “每年增加一倍” 改為 “每兩年增加一倍”。所以，業(yè)界普遍流行的說法是當(dāng)價格不變時，集成電路上可容納的元器件的數(shù)目，約每隔 18-24 個月便會增加一倍，性能也將提升一倍
39. 技術(shù)路線：High-k 45nm→FinFET 22nm→GAA 5nm
晶體管設(shè)計的思路主要是兩點(diǎn)：第一提升開關(guān)響應(yīng)度，第二降低漏電流。晶體管物理的圖，就是漏電流-柵電壓的關(guān)系圖：
其中 oxide，絕緣層，作用是隔絕柵極和溝道。因為柵極開關(guān)溝道，是通過電場進(jìn)行的，電場的產(chǎn)生又是通過在柵極上加一定的電壓來實現(xiàn)的，但是歐姆定律告訴我們，有電壓就有電流。如果有電流從柵極流進(jìn)了溝道，那么還談什么開關(guān)？早就漏了
最早的絕緣層就是和硅非常自然地共處的二氧化硅，其相對介電常數(shù)（衡量絕緣性的，越高，對晶體管性能來說，越好）約是3.9。但在尺寸縮小到一定限度時，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那么有一定的幾率電子會發(fā)生隧穿效應(yīng)而越過絕緣層的能帶勢壘，產(chǎn)生漏電流
眼看摩爾定律要終結(jié)到 45 nm 了，大家開始瘋狂尋找，最后找到一種名為 HfO2 的材料，這就叫做high-k，這里的k是相對介電常數(shù)（相對于二氧化硅的而言）
金屬柵是與high-k配套的一項技術(shù)。high-k材料會降低溝內(nèi)的道載流子遷移率，并且影響在界面上的費(fèi)米能級的位置，進(jìn)而影響晶體管的閾值電壓，金屬的自由電荷濃度極高（超過10^20），而且有鏡像電荷效應(yīng)，可以中和掉high-k材料的絕緣層里的偶極子對溝道和費(fèi)米能級的影響
但干到 28 nm，又干不下去了，1999 年，胡正明教授在美國加州大學(xué)領(lǐng)導(dǎo)著一個研究小組探索如何將 CMOS 技術(shù)拓展到 25nm 及以下領(lǐng)域，最后提出兩種可行方案：一是立體型結(jié)構(gòu)的 FinFET 晶體管，另外一種是基于 SOI 的超薄絕緣層上硅體技術(shù) (UTB-SOI，F(xiàn)D-SOI 晶體管技術(shù))，因為他的兩個重要發(fā)明，摩爾定律在今天得以再續(xù)傳奇
晶體管本質(zhì)上是開關(guān)，有兩個基本狀態(tài)：開和關(guān)。與柵欄門允許或限制通行一樣，F(xiàn)ET柵極可允許或限制源與漏之間的電子流動。通常將FET直接裝配在硅片上。絕緣介電層覆蓋在硅片表面上，并將成為柵極介電層。導(dǎo)電層（如多晶硅或某種金屬）被沉積在介電層上，最終成為柵極電極。該器件結(jié)構(gòu)又名“平面型柵極”
當(dāng)柵極長度過短時，就會出現(xiàn)短溝道效應(yīng)（如漏電流）,柵極的寬度決定了電流通過時的損耗，寬度越窄，功耗越低。當(dāng)制程逼近20nm時，柵極對電流控制能力急劇下降，會出現(xiàn)“電流泄露”問題
FinFET 又叫鰭式場效應(yīng)晶體管，這種新的晶體管把芯片內(nèi)部平面的結(jié)構(gòu)變成了 3D，把柵極形狀改制，增加 Gate 端和下層的接觸面積，減小柵極寬度的同時降低漏電率，而晶體管空間利用率大大增加。除此之外，在傳統(tǒng)晶體管結(jié)構(gòu)中，控制電流通過的閘門，只能在閘門的一側(cè)控制電路的接通與斷開，屬于平面的架構(gòu)。在 FinFET 的架構(gòu)中，閘門成類似魚鰭的叉狀 3D 架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開。這種設(shè)計可以大幅改善電路控制，是解決20納米及以下制程電流泄露問題的核心技術(shù)
想到難，做到更難。為什么呢？因為豎起來的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10個納米，不僅遠(yuǎn)小于晶體管的最小尺寸，也遠(yuǎn)小于最精密的光刻機(jī)所能刻制的最小尺寸。于是如何把這個Fin給弄出來，還得弄好，成了真正的難題，詳細(xì)請持續(xù)關(guān)注本公眾號史晨星（shichenxing1）設(shè)備篇
另外一種技術(shù)路線是SOI，特點(diǎn)是特殊材料、普通工藝，而FinFET的特點(diǎn)是普通材料，特殊工藝。FD-SOI是一種平面工藝技術(shù)，相對于Bulk CMOS主要多了一層叫做埋氧層的超薄絕緣層位于基硅頂部，用于形成一個超薄的晶體管通道，由于通道非常薄，所以沒有必要摻雜通道，從而使晶體管完全耗盡
但干到 7 nm，又干不下去了，GAAFET（Gate All Around）晶體管將是未來最有可能突破 7 nm以下FinFET工藝的候選技術(shù)，GAAFET是一個周邊環(huán)繞著gate的FinFET，和目前垂直使用fin的FinFET不同，GAAFET的fin設(shè)計在旁邊，能夠提供比普通FinFET更好的電路特性，“全包覆柵極”或“納米絲”方法是應(yīng)7nm或5nm 節(jié)點(diǎn)而生的概念
隨著制程節(jié)點(diǎn)的縮小和工藝精度的提高，集成電路設(shè)計產(chǎn)品的設(shè)計成本迅速增加，10nm 的設(shè)計成本約為 28nm 的 4.5 倍，7 納米制程節(jié)點(diǎn)的工藝研發(fā)費(fèi)用達(dá) 3 億美金，5 納米研發(fā)費(fèi)用在 5.4 億美金，同時開發(fā)風(fēng)險也隨之增加
28 納米是長制程節(jié)點(diǎn)，預(yù)計工藝生命周期將持續(xù)20年，從單位晶體管成本來看，28 納米制程節(jié)點(diǎn)每百萬門單價 2.7 美金，是目前市場上單位門成本最低的制程節(jié)點(diǎn)
資金壁壘高半導(dǎo)體制造環(huán)節(jié)資金壁壘高。產(chǎn)能的擴(kuò)張需要新建大量廠房和引進(jìn)大量設(shè)備，一般新建一個 12 英寸生產(chǎn)線需要上百億元的資本投入。產(chǎn)線建設(shè)完成后也需要經(jīng)過長時間的產(chǎn)能爬坡才能達(dá)到大規(guī)模生產(chǎn)，因此在廠線使用初期，高額的折舊攤銷也會對利潤帶來侵蝕，因此半導(dǎo)體制造資金壁壘高
技術(shù)壁壘高半導(dǎo)體制造環(huán)節(jié)技術(shù)壁壘高，除了半導(dǎo)體設(shè)備本身極具技術(shù)難度之外，各個環(huán)節(jié)設(shè)備之間的工藝配合以及誤差控制需要大量的經(jīng)驗積累，一般集成電路生產(chǎn)需經(jīng)過上千步的工藝，在 20nm 技術(shù)節(jié)點(diǎn)，集成電路產(chǎn)品的晶圓加工工藝步驟約1000 步，在 7nm 時將超過 1500 步，任何一個步驟的誤差放大都會帶來最終芯片良率的大幅下滑
集中度高晶圓制造行業(yè)一個典型的特點(diǎn)就是先進(jìn)技術(shù)節(jié)點(diǎn)工藝制程掌握在少數(shù)幾個公司手中，130nm 制程全球有 30 家企業(yè)可以量產(chǎn)，但到 14nm 制程技術(shù)只掌握在 6 家企業(yè)手中，目前頂尖制程企業(yè)僅剩臺積電、三星、Intel 三家
盈利能力高所謂微笑曲線只適用于低端制造，看毛利率，臺積電 50% 第一，三星 45% 第二，看凈利率，臺積電 35% 第一，高塔 21% 第二
從尺寸來看，12 寸（300mm）晶圓廠第一，其次是 8 寸、6 寸，2018年全球芯片制造月產(chǎn)能 1900 萬片，其中 1100 多萬片 12 寸片，550 萬片 8 寸片，200 多萬片 6 寸片
從區(qū)域來看，臺灣地區(qū)位居第一，占全球21.8%產(chǎn)能，韓國占全球21.3%產(chǎn)能，中國大陸地區(qū)占全球12.5%產(chǎn)能
在市場份額上，臺積電 2018 年占 59% 獨(dú)占龍頭
1987 年，臺積電成立于臺灣新竹科學(xué)工業(yè)園區(qū)，開創(chuàng)晶圓代工模式2011 年，率先推出 28nm 工藝
2018 年 4 月，率先量產(chǎn) 7nm 工藝2018 年，實現(xiàn)營業(yè)收入 2085 億元，歸母凈利潤 775 億元
臺積電立基臺灣，目前擁有 3 座 12 寸晶圓廠、4 座 8 寸晶圓廠和 1 座 6 寸晶圓廠
發(fā)展動能：重金研發(fā)投入，技術(shù)領(lǐng)先紅利創(chuàng)造利潤空間
2009 年 3 月，格羅方德成立，總部位于美國加州硅谷桑尼維爾市，由 AMD拆分而來，目前在全球擁有 5 個生產(chǎn)基地，總產(chǎn)能達(dá) 770 萬片/年
1980 年，轉(zhuǎn)化臺灣工研院技術(shù)成立2018 年，實現(xiàn)營業(yè)收入 331 億元，歸母凈利潤 15 億元現(xiàn)有 11 座晶圓廠，其中包含位于臺灣的Fab 12A與新加坡的Fab 12i，以及廈門在建的Fab 12X 三座12英寸廠、七座8英寸廠、一座6英寸廠
聯(lián)電孵化出了一大批企業(yè)，包括 MTK 聯(lián)發(fā)科（手機(jī)芯片）、聯(lián)詠科技（面板驅(qū)動IC）、聯(lián)陽半導(dǎo)體（電腦芯片）、智原科技（ASIC）、聯(lián)笙電子（內(nèi)存芯片）、原相科技（CMOS）等
聚焦于模擬、射頻、混合信號、傳感器電源管理芯片等，客戶涵蓋消費(fèi)、汽車、醫(yī)療、航空等領(lǐng)域，擁有 7 個制造工廠，總產(chǎn)能達(dá)到 230 萬片/年，2018 年收入 13 億美元
1999 年立于林口華亞科技園區(qū)，是全球最大砷化鎵晶圓代工半導(dǎo)體廠商（不含IDM廠），詳細(xì)請持續(xù)關(guān)注本公眾號史晨星（shichenxing1）應(yīng)用篇
從制程看，落后兩代四年，中芯國際 2019 年實現(xiàn) 14 nm 量產(chǎn)，臺積電 2015 年已實現(xiàn)，14 nm→10 nm→7 nm，還有兩代
2000 年張汝京成立于上海，是中國大陸規(guī)模最大的集成電路芯片制造企業(yè)
擁有 5 座 8 英寸廠（上海2座、天津1座、深圳1座、意大利1座）和 3 座 12 英寸廠（北京2座、上海1座）
2017 年 10 月，梁孟松加入中芯國際接手研發(fā)部門后，研發(fā)投入顯著提升，2018 年研發(fā)費(fèi)用占當(dāng)期收入的 17%，高于2016/2017 年的 11%/14%，顯著高于同年臺積電，聯(lián)電和三星的研發(fā)投入占比（9%左右）
90 納米中芯落后臺積電 1 年，65 納米落后兩年，40 納米落后三年，28 納米整整落后 6 年，梁孟松來了奮起直追，14 納米落后臺積電 3.5 年，比原計劃提前了半年，10 納米及以下預(yù)計落后 3 年，差距正在逐漸縮小，有望成為僅次于臺積電全球第二大純晶圓代工廠
華虹半導(dǎo)體專注 8 寸 200mm 純晶圓代工，在上海張江和金橋共有 3 條200mm 集成電路生產(chǎn)線，月產(chǎn)能約 17 萬片，2018 年實現(xiàn)營業(yè)收入 66.8 億元，歸母凈利潤 12.5 億元
走進(jìn)臺積電！了解晶圓制造流程，過程比你想象的還要復(fù)雜
